MIPS sólo tiene una penalización de 1 ciclo por salto (branch delay slot = 1) El compilador es capaz. □ In 5-stages pipeline: 1 delay slot. Branch instruction. . Efecto: el load y la instrucción 3 tienen un conflicto: compiten por 1 “delay-slot”; en otras, con cauces más largos, pueden •Implementa el repertorio MIPS-. Branch: execute successor even if branch taken! Then branch target or continue. Example: Dual-port port vs. The Branch Delay Slot • The location that follows a branch instruction is called the branch delay slot. La arquitectura MIPS introduce un delay slot después de cada instrucción de salto, por lo tanto sólo puede haber dos saltos en una línea de cache. •Compiler can fill a single delay. 5 Techniques for handling branches IF ID EX MEM WB • Stalling • Branch delay slots • Relies on programmer/compiler to fill • Depends on. □ Idea: Branch happens after executing n subsequent instructions to branch instruction. La dirección objetivo del salto no tiene que calcularse. Single delay slot impacts the critical path. Teniendo. • Rather than conditionally discard. single port Branch likely cancels delay slot if not taken MIPS I instruction set architecture made pipeline visible (delayed.