MIPS sólo tiene una penalización de 1 ciclo por salto (branch delay slot = 1) El compilador es capaz. single port Branch likely cancels delay slot if not taken MIPS I instruction set architecture made pipeline visible (delayed. • Rather than conditionally discard. Single delay slot impacts the critical path. •Compiler can fill a single delay. The Branch Delay Slot • The location that follows a branch instruction is called the branch delay slot. □ In 5-stages pipeline: 1 delay slot. Example: Dual-port port vs. La dirección objetivo del salto no tiene que calcularse. Branch instruction. □ Idea: Branch happens after executing n subsequent instructions to branch instruction. 5 Techniques for handling branches IF ID EX MEM WB • Stalling • Branch delay slots • Relies on programmer/compiler to fill • Depends on. Branch: execute successor even if branch taken! Then branch target or continue. Teniendo. Efecto: el load y la instrucción 3 tienen un conflicto: compiten por 1 “delay-slot”; en otras, con cauces más largos, pueden •Implementa el repertorio MIPS-. . La arquitectura MIPS introduce un delay slot después de cada instrucción de salto, por lo tanto sólo puede haber dos saltos en una línea de cache.